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第1章 FPGA/CPLD简介 1

1.1可编程逻辑设计技术简介 1

1.1.1可编程逻辑器件发展简史 1

1.1.2可编程逻辑器件分类 2

1.2 FPGA/CPLD的基本结构 3

1.2.1 FPGA的基本结构 3

1.2.2 CPLD的基本结构 7

1.2.3 FPGA和CPLD的比较 9

1.3 FPGA/CPLD的设计流程 10

1.4 FPGA/CPLD的常用开发工具 14

1.5下一代可编程逻辑设计技术展望 18

1.5.1下一代可编程逻辑器件硬件上的四大发展趋势 18

1.5.2下一代EDA软件设计方法发展趋势 24

1.6小结 27

1.7问题与思考 28

第2章 Altera FPGA/CPLD的结构 29

2.1 Altera高密度FPGA 29

2.1.1主流高端FPGA——Stratix Ⅳ E/GX/GT 29

2.1.2内嵌10Gbit/s高速串行收发器的FPGA——Stratix Ⅳ GT 50

2.1.3内嵌高速串行收发器的中端FPGA——ArriaⅡ GX 54

2.2 Altera低成本FPGA 54

2.3 Altera的CPLD器件 60

2.4小结 63

2.5问题与思考 63

第3章 Altera Quartus Ⅱ开发流程 64

3.1 Quartus Ⅱ软件综述 64

3.1.1 Quartus Ⅱ软件的特点及支持的器件 64

3.1.2 Quartus Ⅱ软件的工具及功能简介 65

3.1.3 Quartus Ⅱ软件的用户界面 67

3.2设计输入 70

3.2.1设计输入方式 72

3.2.2设计规划 73

3.2.3设计输入文件实例 74

3.2.4设计约束 75

3.3综合 80

3.3.1使用Quartus Ⅱ软件集成综合 80

3.3.2控制综合 81

3.3.3综合实例 85

3.3.4第三方综合工具 87

3.4布局布线 87

3.4.1设置布局布线参数 87

3.4.2布局布线实例 91

3.4.3增量布局布线 92

3.4.4反标保留分配 92

3.5仿真 93

3.5.1指定仿真器设置 94

3.5.2建立矢量源文件 95

3.5.3仿真实例 98

3.5.4第三方仿真工具 101

3.6编程与配置 101

3.6.1建立编程文件 101

3.6.2器件编程和配置 103

3.7小结 105

3.8问题与思考 105

第4章 Altera的IP工具 106

4.1 IP的概念和Altera的IP 106

4.1.1 IP的概念 106

4.1.2 Altera可提供的IP 107

4.1.3 Altera IP在设计中的作用 109

4.2使用Altera的基本宏功能 110

4.2.1定制基本宏功能 111

4.2.2实现基本宏功能 115

4.2.3设计实例 118

4.3使用Altera的IP核 121

4.3.1定制IP核 121

4.3.2实现IP核 125

4.3.3设计实例 126

4.4小结 127

4.5问题与思考 127

第5章 Quartus Ⅱ的常用辅助设计工具 128

5.1 I/O分配验证 128

5.1.1 I/O分配验证功能简介 129

5.1.2 I/O分配验证流程 129

5.1.3用于I/O分配验证的输入 132

5.1.4运行I/O分配验证 133

5.2功率分析 135

5.2.1 Excel-based功率计算器 135

5.2.2 Simulation-based功率估算 137

5.3 RTL阅读器 138

5.3.1 RTL阅读器简介 138

5.3.2 RTL阅读器用户界面 139

5.3.3原理图的分页和模块层次的切换 140

5.3.4过滤原理图 141

5.3.5将原理图中的节点定位到源设计文件 143

5.3.6在原理图中查找节点或网线 143

5.3.7使用RTL阅读器分析设计中的问题 144

5.4 SignalProbe及SignalTap Ⅱ逻辑分析器 144

5.4.1 SignalProbe 144

5.4.2 SignalTap Ⅱ逻辑分析器 147

5.5时序收敛平面布局规划器（Timing Closure Floorplan） 153

5.5.1使用Timing Closure Floorplan分析设计 154

5.5.2使用Timing Closure Floorplan优化设计 160

5.6 Chip Editor底层编辑器 160

5.6.1 Chip Editor功能简介 160

5.6.2使用Chip Editor的设计流程 161

5.6.3 Chip Editor视图 162

5.6.4资源特性编辑器 164

5.6.5 Chip Editor的一般应用 168

5.7工程更改管理（ECO） 168

5.7.1 ECO简介 169

5.7.2 ECO的应用范围 169

5.7.3 ECO的操作流程 170

5.7.4使用Change Manager查看和管理更改 171

5.7.5 ECO验证 172

5.8小结 172

5.9问题与思考 172

第6章 编程与配置 173

6.1配置Altera FPGA 173

6.1.1配置方式 173

6.1.2主动串行（AS） 179

6.1.3被动串行（PS） 182

6.1.4快速被动并行（FPP） 184

6.1.5被动并行异步（PPA） 185

6.1.6 JTAG配置方式 187

6.1.7 ByteBlaster Ⅱ下载电缆 188

6.1.8配置芯片 190

6.2配置文件和软件支持 190

6.2.1软件支持 190

6.2.2配置文件 192

6.3单板设计及调试注意事项 195

6.3.1配置的可靠性 196

6.3.2单板设计要点 196

6.3.3调试建议 197

6.4小结 199

6.5问题与思考 199

第7章 第三方EDA工具 200

7.1第三方EDA工具综述 200

7.1.1 NativeLink与WYSIWYG 200

7.1.2 3种EDA工具的使用流程 201

7.1.3 Quartus Ⅱ支持的第三方工具 201

7.2仿真的概念与ModelSim仿真工具 203

7.2.1仿真简介 203

7.2.2仿真的切入点 204

7.2.3 ModelSim仿真工具的不同版本 206

7.2.4 ModelSim的图形用户界面 206

7.2.5 ModelSim的基本仿真步骤 217

7.2.6使用ModelSim进行功能仿真 222

7.2.7使用ModelSim进行时序仿真 226

7.2.8 ModelSim仿真工具高级应用 228

7.3综合的概念与Synplify/Synplify Pro综合工具 238

7.3.1 Synplify/Synplify Pro的功能与特点 238

7.3.2 Synplify Pro的用户界面 244

7.3.3 Synplify Pro综合流程 247

7.3.4 Synplify Pro的其他综合技巧 268

7.4小结 280

7.5问题与思考 280