图书介绍
从零开始学CPLD和Verilog HDL编程技术pdf电子书版本下载
- 刘建清，刘汉文，高广海编著 著
- 出版社： 北京：国防工业出版社
- ISBN：7118046094
- 出版时间：2006
- 标注页数：254页
- 文件大小：34MB
- 文件页数：265页
- 主题词：可编程序逻辑器件；硬件描述语言，Verilog HDL－程序设计
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图书目录
第一章 CPLD与FPGA概述 1
第一节 可编程逻辑器件的发展及特点 1
一、可编程逻辑器件的发展 1
二、CPLD/FGPA的用途 3
三、CPLD/FPGA的特点 3
四、CPLD与FPGA的比较 3
五、CPLD/FPGA和单片机的比较 5
第二节 CPLD/FPGA的基本工作原理 5
一、基于乘积项的CPLD的工作原理 5
二、采用查找表的FPGA的工作原理 7
第三节 Altera系列CPLD介绍 9
一、MAX7000系列器件简介 9
二、MAX7000系列器件的结构 10
三、MAX7000系列器件功能描述 13
第四节 Xilinx系列CPLD介绍 15
一、XC9500系列器件简介 15
二、XC9500系列器件的结构 16
三、XC9500系列器件功能描述 20
一、可编程逻辑器件的设计过程 21
第五节 可编程逻辑器件的开发 21
二、可编程逻辑器件设计举例 23
第二章 CPLD实验仪介绍 25
第一节 DP-MCU/Altera实验仪 25
一、实验仪主要器件 25
二、应用接口 27
三、跳线接口 29
四、原理简介 31
一、实验仪主要器件 36
第二节 DP-MCU/Xilinx实验仪 36
二、应用接口 38
三、跳线接口 39
四、原理简介 40
第三节 其他CPLD实验仪 40
一、CPLD-MCU下载仿真实验仪 40
二、Altera CPLD开发板 42
三、51+CPLD学习板 44
一、MAX+plusⅡ的安装 45
第三章 CPLD开发软件和仿真软件的使用 45
第一节 Altera开发软件MAX+plusⅡ的安装和使用 45
二、MAX+plusⅡ的使用 48
第二节 Xilinx开发软件ISE WebPACK的安装和使用 61
一、WebPACK软件的安装 62
二、WebPACK软件的使用 63
第三节 仿真Modelsim SE软件的安装和使用 72
一、Modelsim SE 6.0软件的安装 73
二、Modelsim SE 6.0软件的使用 74
二、硬件描述语言的发展 85
三、为何使用硬件描述语言 85
第四章 初识Verilog HDL 85
一、什么是硬件描述语言 85
第一节 硬件描述语言概述 85
第二节 Verilog HDL基本知识 86
一、什么是Verilog HDL 86
二、Verilog HDL的发展 86
三、Verilog HDL与VHDL比较 86
二、模块的结构 87
一、什么是模块 87
四、Verilog HDL与C语言的比较 87
第三节 Verilog HDL模块介绍 87
第五章 Verilog HDL数据类型与运算符 89
第一节 Verilog HDL基本词法 89
一、标识符 89
二、关键字 89
三、注释 90
四、空白符 90
第二节 Verilog HDL常量变量及其数据类型 90
一、常量及其数据类型 90
二、变量及其数据类型 92
第三节 Verilog HDL运算符 94
一、算术运算符 94
二、逻辑运算符 94
三、位运算符 95
四、关系运算符 96
五、等式运算符 96
七、移位运算符 97
六、缩位运算符 97
八、条件运算符 98
九、位拼接运算符 98
第六章 Verilog HDL基本语句 100
第一节 赋值语句 100
一、持续赋值语句 100
二、过程赋值语句 100
一、串行块语句begin-end 103
第二节 块语句 103
二、并行块语句fork-join 104
第三节 过程语句 105
一、initial过程语句 105
二、always过程语句 106
第四节 条件语句 108
一、if条件语句 108
二、case条件语句 110
一、forever语句 112
二、repeat语句 112
第五节 循环语句 112
三、while语句 113
四、for语句 113
第六节 编译向导语句 115
一、宏替换define 115
二、文件包含include 116
三、条件编译ifdef、else、endif 116
四、时间尺度timescale 117
一、任务（task）说明语句 118
第七节 任务（task）和函数（function）说明语句 118
二、函数（function）说明语句 120
第八节 系统任务与系统函数 121
一、＄display和＄write任务 121
二、＄monitor与＄strobe 122
三、＄time与＄realtime 122
四、＄finish与＄stop 124
第七章 Verilog HDL的描述方式 125
第一节 结构描述方式 125
一、Verilog HDL内置门元件 125
二、门级结构描述 128
第二节 数据流描述方式 129
第三节 行为描述方式 130
第八章 用Verilog HDL描述数字电路 132
第一节 基本门电路的设计 132
一、与门 132
二、或门 132
三、非门 133
五、或非门 134
四、与非门 134
六、异或门 135
七、缓冲门 135
八、三态门 136
第二节 组合逻辑电路的设计 136
一、数据选择器 137
二、编码器 143
三、译码器 148
四、加法器 160
一、RS触发器 169
第三节 双稳态触发器的设计 169
二、D触发器 176
三、JK触发器 180
四、T触发器 186
第四节 时序逻辑电路的设计 189
一、寄存器 189
二、锁存器 196
三、计数器 199
一、LED发光二极管实验 215
第一节 CPLD基本实验 215
第九章 CPLD实验与综合设计实例 215
二、键盘实验 219
三、数码LED显示器实验 223
四、音响实验 231
第二节 CPLD综合设计实例 235
一、乐曲演奏电路 236
二、数字钟 241
三、频率计 246
四、交通灯 249
参考文献 254