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第1章 FPGA设计总论 1

1.1 可编程逻辑设计发展路线 1

1.2 FPGA原理基础 3

1.2.1 FPGA的基本结构 3

1.2.2 FPGA的工作方式 6

1.2.3 软核、硬核以及固核的概念 7

1.3 FPGA设计的基本步骤 8

1.4 主流FPGA芯片介绍 10

1.4.1 Xilinx公司的代表产品 10

1.4.2 Altera公司的代表产品 18

1.4.3 Lattice公司的代表产品 23

第2章 VHDL设计基础 25

2.1 关于VHDL 25

2.2 VHDL的基本结构 26

2.3 命名法则 28

2.4 数据类型 30

2.5 VHDL语言要素 33

2.5.1 运算符及其种类 34

2.5.2 数据对象 39

2.6 VHDL的主要描述语句 40

2.6.1 VHDL顺序语句 40

2.6.2 V HDL并行语句 48

2.7 状态机 56

第3章 Xilinx芯片资源 60

3.1 概述 60

3.2 可配置逻辑模块 60

3.2.1 CLB综述 60

3.2.2 切片描述 61

3.2.3 CLB/Slice配置 63

3.2.4查找表（LUT） 64

3.2.5存储元件 64

3.2.6分布式RAM和内存（仅在SliceM可用） 66

3.2.7分布式RAM数据流 72

3.2.8只读存储器（ROM） 73

3.2.9移位寄存器（仅在SliceM可用） 73

3.2.10移位寄存器数据流 76

3.2.11多路复用器 77

3.2.12快速先行进位逻辑 79

3.3块存储器 81

3.3.1 RAM块简介 81

3.3.2同步双端口和单端口的RAM 81

3.3.3简单的双端口RAM块 85

3.3.4级联RAM块 87

3.3.5 RAM块纠错码 88

3.4数字信号处理器DSP48E 88

3.4.1 Virtex-6 FPGA DSP48E结构的特色 88

3.4.2 DSP48E1块和互连器件 91

3.4.3 DSP48E1切片原型 92

3.5高速串行收发器GTX/GTH/GTP 94

3.5.1概述 94

3.5.2 Virtex-6 FPGA GTX收发器向导 97

第4章 Xilinx ISE 14.3的安装与使用 103

4.1关于ISE 103

4.1.1 ISE简要介绍 103

4.1.2 ISE 14.3软件的安装 104

4.1.3 ISE 14.3软件的基本操作 108

4.2 HDL代码输入 112

4.2.1新建工程 112

4.2.2创建源文件 114

4.2.3标准语言模板的使用 116

4.2.4 Xilinx IP Core的使用 118

4.3原理图输入 123

4.3.1新建工程 123

4.3.2原理图文件 125

4.4基于ISE的开发流程 133

4.4.1基于Xilinx XST的综合 134

4.4.2基于ISE的仿真 137

4.4.3基于ISE的实现 144

4.4.4使用PlanAhead分配FPGA管脚 146

4.4.5使用UCF文件分配FPGA管脚 147

4.4.6基于ISE的硬件编程 150

第5章 FPGA常用设计技巧 156

5.1关于Virtex FPGA中DCM的使用 156

5.2关于Virtex FPGA中三态门的使用 174

5.2.1关于Virtex的内部的三态资源 174

5.2.2三态门的描述 175

5.2.3对信号直接赋值 175

5.2.4三态门的定位方法 176

5.2.5对布线结果的分析 176

5.3 Virtex器件Block RAM的使用 180

5.3.1 Virtex器件Block RAM的结构特点 180

5.3.2通过图形化界面Core Generator使用Block RAM 183

5.4关于乘法器 187

5.4.1乘法器的标准写法 187

5.4.2资源使用情况及时延特性 187

5.4.3结论 188

5.5关于计数器 189

5.5.1标准写法 189

5.5.2资源使用情况及时延特性 190

5.5.3结论 191

5.6关于加法器 191

5.6.1标准写法 191

5.6.2资源使用情况及时延特性 191

5.6.3结论 192

5.7关于匹配滤波器 193

5.7.1标准结构的匹配滤波器 193

5.7.2倒置结构的匹配滤波器 194

5.7.3倒置结构的匹配滤波器（不需要累加RAM） 195

5.7.4结论 197

5.8时间约束 198

5.8.1时间约束参数的意义 198

5.8.2时间约束参数的设定方法 198

5.8.3时间约束参数的取值 200

5.8.4时间约束参数的加入时机 202

第6章 Xilinx开发板介绍 203

6.1 Spartan系列开发板 203

6.1.1符合RoHS规范的SP605基础板 204

6.1.2 Avnet Spartan-6 LX150T开发板 207

6.2 Virtex系列开发板 208

6.2.1 Virtex-6系列开发板 208

6.2.2 Virtex-7系列开发板 214

6.3 Kintex-7系列开发板 215

6.4 NetFPGA和NetFPGA-10G 217

6.4.1 NetFPGA 217

6.4.2 NetFPGA-10G 221

第7章 FPGA通信开发案例介绍 225

7.1 10G MAC 225

7.1.1 MAC模块与10GbE系统结构 225

7.1.2 10GbE MAC模块实现和功能描述 226

7.1.3模块接口与模块列表 227

7.1.4使用10G MAC IP核以及时序分析 231

7.2以太网MAC地址自学习模块设计 235

7.2.1设计任务描述 235

7.2.2原理分析与系统方案 236

7.2.3设计实现 239

7.2.4 MAC地址表的其他方案——CAM 243

7.2.5 V HDL代码实现 245

7.2.6仿真结果及分析 247

7.3 DDC数字下变频器 249

7.3.1设计目标 249

7.3.2 DDC原理分析 250

7.3.3参数设定 251

7.3.4 NCO模块 251

7.3.5数字混频模块 255

7.3.6 CIC模块 257

7.3.7 HB模块 260

7.3.8 FIR模块 262

7.3.9 DDC集成与验证 263

主要缩略语表 266

参考文献 268