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第1章 绪论 1

1.1 EDA技术概述 1

1.2数字IC的EDA设计流程 3

1.3硬件描述语言 6

1.4 Verilog HDL的主要功能 8

1.5 Verilog HDL的设计方法 9

1.6可编程器件概述 11

第2章Verilog HDL基础知识 13

2.1模块的基本结构及其描述方式 13

2.2 Verilog HDL设计流程 23

2.3 Verilog HDL语法 23

2.4数据类型 28

2.5运算符 34

2.6系统任务与系统函数 43

2.7编译预处理 49

第3章Verilog HDL行为建模 55

3.1模块的行为描述 55

3.2赋值语句 56

3.3语句块 57

3.4条件语句 60

3.5循环语句 64

3.6过程说明语句 68

3.7时间控制 71

3.8过程连续赋值语句 89

3.9任务和函数说明语句 94

3.10行为建模实例 99

第4章Verilog HDL数据流建模 102

4.1连续赋值语句 102

4.2数据流建模具体实例 106

第5章Verilog HDL结构建模 108

5.1模块定义结构 108

5.2模块端口 108

5.3实例化语句 109

5.4结构化建模具体实例 112

第6章 数字IC单元设计举例 114

6.1基于Verilog HDL组合逻辑电路设计 114

6.2基于Verilog HDL时序逻辑电路设计 126

6.3基于Verilog HDL移位寄存器设计 131

6.4基于Verilog HDL数字模块设计 135

6.5利用有限状态机进行复杂时序逻辑的设计 137

6.6利用状态机的嵌套实现层次结构化设计 140

6.7通过模块之间的调用实现自顶向下的设计 144

第7章 程序验证 149

7.1测试验证程序的编写 149

7.2波形产生 149

7.3测试验证程序实例 154

7.4从文本文件中读取向量 157

7.5向文本文件中写入向量 159

7.6时序检测器 160

第8章 综合设计实例 162

8.1有限状态机的概念及其设计实例 162

8.2 RISC中央处理单元（CPU）的顶层设计 168

第9章FPGA设计实例 178

9.1 Altera DE2开发板的结构 178

9.2 Altera DE2开发板接口定义 180

9.3 FPGA芯片配置 180

9.4基于DE2开发板交通灯设计案例 182

附录A Verilog HDL设计规范 198

附录B Active HDL 202

附录C Quartus Ⅱ 213

附录D Modelsim 231

参考文献 238